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Soutenance de thèse - Jordan LOCATI - 23 septembre 2021

Amphi Néel, Campus de Polytech, Technopôle de Château-Gombert
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Annonce de soutenance de thèse


 

Monsieur Jordan LOCATI (ED353 Sciences pour l'ingénieur) soutiendra publiquement ses travaux de thèse intitulés


Etude par modélisation et caractérisation d'architecture innovantes de transistors pour les circuits logiques dabs un environment mémoires nin volatiles embarquées
 


                             dirigés par Mme. Karine COULIE, M. Christian RIVERO et M. Vincenzo DELLA MARCA


le jeudi 23 septembre 2021 à 10h00

 

Lieu : Amphi Néel, Campus de Polytech, Technopôle de Château-Gombert
 


Composition du jury :

  • Cristell Maneux, Professeur d'Université, IMS, Université de Bordeaux: rapporteur
  • Damien Deleruyelle,  Professeur d'Université, INSA Lyon: rapporteur
  • Sylvain Blayac, Professeur d'Université, EMSE, site CMP Gardanne: examinateur
  • Gilles Micolau, Professeur d'Université, Université d'Avignon: examinateur
  • Vincenzo Della Marca, Maitres de Conférence, IM2NP, AMU: co-encadrant
  • Christian Rivero, Ingénieur R&D, STMicroelectronics, Rousset : co-encadrant
  • Karine Coulié, Maitre de Conférence HDR, IM2NP, AMU: directrice de thèse

 

Mots-clés : transistor, simulation, leakage current
 

 

Résumé :

Alors que la densité de mémoires augmente au fil des générations, le maintien d'une faible consommation d'énergie est un défi majeur pour les circuits logiques. La diminution de la taille des transistors périphériques, tels que les transistors haute tension (HV), reste compliquée, même s'il est possible de réduire la taille du point mémoire. L'approche « more Than Moore » conduit, dans le cas des transistors HV, à une chute drastique de la tension de claquage ou à une forte augmentation du courant de fuite statique. Pour éviter ces problèmes, il est nécessaire d'explorer de nouvelles architectures HV. Ainsi, l’étude menée dans le cadre de cette thèse consiste à développer de nouvelles architectures de transistors utilisés dans un environnement mémoire non volatile embarquée (e-NVM). L’objectif était d’améliorer les paramètres électriques critiques d’un transistor MOS tels que le courant de fuite (IOFF) et la tension de claquage (BV), sans augmentation de la surface totale. Dans un premier temps, la  simulation TCAD a été utilisée pour prédire le comportement d’une architecture de transistor déjà connue et qui est utilisée comme transistor de référence dans ces travaux. Les zones de faiblesse du composant ont ainsi été mises en lumière. Étant dans un environnement mémoire à double grille, un travail sur la morphologie de la grille de ce composant a permis d’améliorer ses caractéristiques électriques. La seconde étape consistait à travailler sur un nouveau type d'architectures dites non-planaire, dont l'intérêt principal repose sur une diminution considérable de la surface (jusqu’à 40%). Ceci a pu être possible par la réalisation d’une grille en tranchée, dont l’étape de gravure est déjà présente dans le procédé de fabrication. Différentes variantes de ces composants ont été étudiés montrant des résultants intéressants par rapport à la différence de surface avec le composant planaire. La présence de transistors parasites « hump » a été mise en évidence, en utilisant la simulation 3D. Finalement, une étude de fiabilité a été menée sur ces différents composants, le but étant de mettre en évidence des mécanismes de dégradation et permettre ainsi de donner des axes d’amélioration pour leur développement futur.